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PDN分解VRM、PCB、封装、芯片裸片各部分均包含相应的电阻R、等效串联电感ESL、等效串联电阻ESR等元件以及大容量电容、陶瓷电容、芯片封装电容、芯片裸片电容等不同类型的电容同时还涵盖了焊球与过孔等互连结构的电感。PDN分析需覆盖上述所有部分。本文所定义的PDN指完整的供电系统包括芯片裸片、封装和PCB。图1中的每个电容都需用其电容值、等效串联电阻ESR、等效串联电感ESL以及安装方式带来的电感安装电感来表征其构成如图2所示。图2 - 电容模型的组成部分缓冲器的工作特性取决于其供电电压而缓冲器的电压又取决于从缓冲器裸片即电源的最终负载点看PDN的阻抗特性。因此除非另有说明下文所有阻抗曲线均为负载端即芯片裸片处的阻抗。PDN对SI影响的分析方法分析PDN对信号完整性影响的方法主要有两种频域PDN阻抗分析时域“电源感知”分析在频域分析中采用Z参数来定义全频段的PDN包含所有元件。通过评估PDN的阻抗曲线确保在驱动器裸片处、所有关注频段内均满足系统目标阻抗Ztarget。Ztarget的定义为式中Ztarget(f) 所需阻抗曲线Vdd 电源轨电压单位伏特ripple% 电压纹波指标以Vdd的百分比计Itransient 最坏情况下的瞬态电流该目标阻抗公式的原始形式仅适用于与频率无关的电阻性PDN。对于非平坦的阻抗曲线系统会产生噪声代价且偏离平坦响应的程度越大噪声代价越高。频域分析可快速定位存在风险的频段进而明确系统中需进一步研究的部分。但频域分析结果无法直接与JEDEC等行业标准对接因为这类标准通常以时域指标为要求。在时域分析中需搭建包含发送缓冲器、通道和接收缓冲器的时域仿真模型且缓冲器的供电不再采用理想电源而是接入实际待分析的PDN。这样就能将PDN对缓冲器的影响纳入考量范围从而可开展DDR总线分析中常用的时域建立/保持时间分析。该方法需要电源感知型缓冲器模型通常为IBIS电源感知模型。时域分析的运行时长通常长于频域分析且其结果会混合多种效应难以单独分离出电源感知相关的影响。不过该分析能全面验证控制器、DRAM、通道和PDN的整体行为其结果可直接与JEDEC标准规定的时域指标进行对比。下文将在SSO/SSN和VRM噪声两种场景下同时运用上述两种分析方法。SSO/SSN - 背景同步开关噪声SSN是同步开关输出SSO与PDN相互作用的结果其诱因是多个信号同时发生开关动作。这种相互作用要求在分析信号完整性时必须考虑PDN的工作特性。如图3所示驱动器开关动作时需从PDN获取电能。理想PDN案例1可在全频段为驱动器提供所需的全部电能且不会影响供电电压水平能让电压无损耗地从电源传输至负载但这需要PDN在全频段具备低阻抗显然不具备现实可行性。图3 - 驱动器与PDN实际PDN的特性案例2具有频率依赖性无法在全频段为驱动器稳定供电这会影响驱动器的工作状态因此分析驱动器特性时必须将其纳入考量。当多个驱动器同时开关案例3时系统的电流需求会增大从而引发同步开关输出SSO。电源轨的大电流需求会导致电压骤降若PDN的设计无法满足该负载需求驱动器的实际供电电压将低于预期值进而使驱动器输出失真的信号即同步开关噪声SSN。SSO/SSN – PDN的频域分析在本设计案例中从控制器裸片侧测得的PDN频域阻抗如图4所示。该PDN涵盖了VRM、主板、内存模组和控制器的特性。测试分为三种情况第一种为“无电容”情况即系统中未装配任何电容包括VRM、双列直插式内存模块DIMM、芯片裸片、封装和PCB上的电容第二种为“仅芯片裸片和封装电容”情况即仅保留控制器的芯片裸片和封装去耦电容其余电容均不装配第三种为“全电容”情况即系统所有位置的电容均完成装配。该DDR4系统的数据速率为2400MT/s其基频为1200MHz。图4显示在系统工作频段内影响最为显著的是芯片裸片和封装去耦电容其余电容仅能改善PDN在低频段的性能。当所有去耦电容均启用时系统可稳定工作在2400MT/s速率下若移除芯片裸片和封装去耦电容系统的信号性能会出现明显劣化。图4 - PDN频率响应频域分析可快速定位问题所在的频段明确优化PDN时需重点关注的系统部件。SSO/SSN – 系统的时域测试基于图4的PDN特性可推测当芯片裸片和封装去耦电容启用时DDR4系统在2400MT/s速率下能呈现清晰的眼图若移除上述电容眼图的开启度会显著变差。图5展示了PDN为驱动器供电的系统架构该架构包含PCB级PDN含VRM、PCB电容及PCB电源层效应、驱动器封装级PDN以及控制器的芯片裸片去耦电容。图5 - 为驱动缓冲器供电的PDN开展时域分析时不仅需要系统分布式PDN的阻抗曲线还需电源感知型IBIS模型以精准模拟缓冲器在非理想PDN下的工作特性。1.2V电压经PDN为控制器的电源感知型驱动器模型供电。为单独隔离电压/PDN对输出噪声的影响本测试将信号通道替换为简单的电阻终端以此避免码间干扰ISI、串扰等非电源感知相关效应出现在波形结果中。测试选取DDR总线的8个数据位1个通道进行分析。需注意的是在实际DDR系统中控制器写操作时最多可有72个位同时翻转DRAM读操作时每个DRAM芯片内最多有4、8或16个位同时翻转。由于DRAM通常共用同一电压轨读操作时电源轨可能需承受多达72个DRAM位翻转带来的负载这些情况都会加剧PDN设计不良系统的信号完整性问题。图6为本研究的设计测试架构。图6 - SSN时域测试架构本测试以DQ0为被测网络对比在不同去耦方案下、所有信号与DQ0以相同模式翻转时DQ0的眼图表现。本案例假设8个信号均向同一方向翻转。在随机数据模式下该情况的发生概率计算如下本系统的DDR4通道工作在2400MT/s速率下因此8个位同向翻转的情况发生频率为在更高数据速率下此类情况的发生频率会进一步升高。由此可见所有信号同时同向翻转这一电源感知分析的最坏情况在实际系统中属于高频发生的场景。图7中的三张眼图展示了2400MT/s速率下DQ0的信号表现DQ0~DQ7均同步翻转情况1为PDN全程无去耦电容情况2为仅封装和芯片裸片处有去耦电容情况3为系统全链路均配置去耦电容。每张眼图内标注了最大眼高EH。图7 - DQ1~DQ7翻转时DQ0的SSN表现情况1无去耦EH646.74mV情况2仅芯片裸片和封装去耦EH734.81mV情况3芯片裸片、封装、PCB及DIMM全去耦EH734.86mV测试条件2400 MT/s、上升时间75ps、伪随机二进制序列PRBS15从上述结果可知芯片裸片和封装去耦电容是关键元件。只要配置了这两类电容系统眼图的表现就接近全链路配置去耦电容的水平。这与频域分析的结论一致——频域分析显示在2400MT/s的工作速率下芯片裸片和封装去耦电容的影响最为显著。另一项测试进一步验证了芯片裸片和封装去耦电容的重要性对比在全PDN去耦和无PDN去耦两种条件下单个位DQ0翻转与8个位同时翻转的眼图差异结果如图8所示。图8 - 单位翻转与整字节翻转的对比无去耦情况8信号翻转时EH646.74mV1信号翻转时EH724.69mV全去耦情况8信号翻转时EH734.86mV1信号翻转时EH736.31mV仅DQ0翻转时右侧眼图无PDN去耦情况下DQ0接收器的眼高与全PDN去耦情况接近但当其他信号同步翻转时上方两个眼图DQ0的眼高会出现显著差异。与之相反在优质PDN情况下下方眼图眼高基本不受干扰信号比特模式的影响。这表明PDN设计不良时信号质量会依赖于比特模式——不仅包括被测信号自身的比特模式还包括共用同一PDN的其他信号的比特模式而设计优良的PDN可提供稳定的眼图不受比特模式影响。电压调节模块VRM噪声对信号的影响前文案例中噪声源为驱动器信号的开关动作关注频段与通道数据速率处于同一量级因此所需的抑制电容为封装和/或芯片裸片级电容。电源轨的噪声也可源自驱动器集成电路外部。若PDN未能充分抑制VRM引入的噪声该噪声会影响缓冲器的工作特性。VRM噪声通常具有低频分量多为数百千赫兹至数兆赫兹会对多个周期内的波形产生影响若仿真未运行足够多的比特数该噪声的影响可能无法显现。VRM噪声 – 系统分析图4显示在低频段仅依靠芯片裸片和封装电容不足以实现良好的PDN性能还需PCB级电容包括去耦电容和电源层电容来降低低频段的阻抗。在时域分析中对比全去耦电容启用与全去耦电容禁用两种情况的系统表现。假设VRM注入1MHz、峰峰值100mV的正弦噪声且该噪声以1.2V为偏置进行调制。本测试所用的S参数同时表征信号和PDN因此采用2.0版本的Touchstone文件格式该格式支持不同端口配置不同的参考阻抗。单比特测试的整体架构如图9所示。图9 - 存在VRM噪声时的通道特性在开展电源感知仿真即电源电压影响驱动器信号质量的仿真前先运行电源感知分析关闭的基线情况即假设所有缓冲器均由理想的1.2V稳定电源供电。该情况仅分析通道和缓冲器在理想电源下的工作特性其通道响应如图10所示。图10 - 理想电压源下的通道响应图11为系统去耦电容禁用时的波形。由于无任何去耦措施发射端Tx和接收端Rx电源焊盘均呈现明显的VRM噪声分量该噪声会传递至信号中表现为信号受电压噪声调制对应眼高为692.68mV。图11 - 无去耦系统对VRM噪声的响应图12为系统全去耦电容启用时的波形。此时发射端和接收端的电压噪声远小于VRM噪声其电压接近理想的1.2V直流电压因此接收端波形更干净眼图开启度更好对应眼高为716.89mV。图12 - 良好去耦系统对VRM噪声的响应图13为三种情况下接收端波形的局部放大对比放大区域对应注入噪声正弦波的波谷附近。蓝色波形为基线情况红色波形为无PDN电容情况橙色波形为优质PDN情况其波形与蓝色波形基本重合仅存在微小偏差。正如预期优质PDN情况下接收端的波形与理想电压源情况几乎一致而劣质PDN情况下的波形则与理想电压源情况存在明显偏差。若被测PDN系统与理想电压源系统的仿真结果存在差异通常表明该PDN设计存在缺陷。图13 - 各情况波形的局部放大对比PDN对SI影响的检测与缓解PDN问题可通过频域或时域方法进行检测。在频域中最简便的方法是检查是否存在阻抗曲线超过目标阻抗的频段分析时需涵盖PDN的所有元件。此外也可开展时域分析对比电源感知分析开启和关闭两次仿真的结果。开启电源感知分析时需让尽可能多的信号同时翻转以最大化PDN的负载。为确保用最坏情况的比特模式充分测试PDN可采用足够长的比特序列或根据通道和PDN特性生成明确的最坏情况比特序列。若两次仿真结果相近说明通道特性基本不受PDN影响若结果存在明显差异则需对PDN开展进一步分析。缓解PDN对SI影响的核心是确保缓冲器电源焊盘处的PDN阻抗曲线在所有关注频段内均低于目标阻抗。一般而言PDN在某一频段的阻抗会随电容增大而降低、随电感增大而升高因此降低阻抗的关键在于最大化电容的同时最小化电感。此外平坦的阻抗频率响应可提升系统稳定性。即便阻抗曲线在全频段满足目标阻抗要求其偏离平坦响应的程度越大最坏情况下的噪声也会越高。阻抗频率响应的平坦度主要由元件的品质因数Q值决定低Q值元件可实现更平坦的响应具体可通过增大电容和/或降低电感来实现。以下为降低PDN阻抗的若干建议非完整方案去耦电容需尽可能靠近负载布置。去耦电容与负载的距离越远回路面积越大电感也随之增大而电感的增大会降低电容在高频段的抑制效果。因此用于降低高频阻抗的去耦电容需紧邻负载可布置在封装或芯片裸片上。需最小化每个去耦电容的安装电感。具体可通过减小电容安装回路包括电容、过孔及回流路径的面积来实现其安装电感的构成如图14所示。过孔间距越小、过孔的垂直高度越低回路面积就越小相应的电感也越低。图14 - 过孔带来的电感在实际电路板上可采用图15所示的电容侧边过孔安装方式该方式可减小过孔的回路面积而电容端部过孔安装方式的回路面积大会增大安装电感降低电容在高频段的有效性应尽量避免。此外采用多个过孔连接至电源/接地平面也可降低整体电感若工艺允许推荐采用焊盘内过孔结构进一步减小电感面积。图15 - 过孔的布置方式可通过增大电源层电容、降低电源层电感来优化PDN。PCB中电源层与接地层可形成电容尽管其电容值可能小于系统中的其他电容但电源层能为负载提供低电感的供电路径。该平面电容的计算公式为式中Cplane 平面电容k 平面间介质的相对介电常数A 电源层面积d 电源层与接地层的间距由公式可知提升平面电容的方法有三种i. 增大电源层的面积ii. 减小电源层与接地层的间距iii. 采用相对介电常数更高的平面间介质。其中减小平面间距还可降低负载侧的电感从而进一步提升电源层结构的实用性。DDR总线对PDN影响的敏感性DDR总线尤其是高速DDR4和DDR5对PDN引发的SI问题尤为敏感原因如下多数DDR信号为单端信号且各信号的工作相对独立。SerDes差分驱动器可确保一对差分线中一根信号线上升、另一根信号线下降而DDR信号可同向翻转也可反向翻转如图16所示。当两个DDR信号反向翻转时各自的电流需求可部分抵消降低电源轨的负载而当两个信号同向翻转时电源轨的负载会急剧增大且该情况在DDR总线中频繁出现。图16 - DDR与SerDes的信号特性对比即便DDR总线中两个信号反向翻转其负载不平衡程度也高于SerDes。DDR总线驱动器的特性不对称性通常大于SerDes差分对图17对比了DDR与SerDes驱动器的升降沿对称性。尽管DDR缓冲器模型的不对称性较轻微但即便在升降沿数量基本相等的情况下该不对称性也可能增大电压噪声。图17 - DDR与SerDes的对称性对比回流路径过孔的影响背景在高速信号尤其是DDR等单端信号中PDN常作为信号的回流路径因此PDN的任何不连续性都可能对接收端的信号质量产生负面影响。此类不连续性的常见诱因是信号通过过孔实现层间转接。为精准建模信号过孔的特性必须同时考虑信号的回流路径。若信号跨越两层以上其回流路径也需切换参考层典型的过孔结构如图18所示。图18 - 带有邻近缝合过孔的典型单端信号过孔在该示例中信号过孔旁布置了缝合过孔也称阴影过孔用于连接信号回流路径所在的两个参考平面。若两个参考平面的电压/网络不同则需用去耦电容替代缝合过孔。因此本节中关于缝合过孔的相关结论在参考层切换场景下也适用于去耦电容。需注意的是去耦电容的固有电感高于普通过孔因此应尽量避免切换参考层。信号过孔及其回流路径会成为传输线的不连续点其阻抗可能与传输线不匹配。在高频段电感对结构阻抗起主导作用且电感通常随回路面积的增大而升高。图19为该过孔结构的正面视图可见过孔结构的电感与信号过孔和缝合过孔的间距成正比间距越大电感越高。图19 - 过孔的电感回路面积因此为最小化电感需将缝合过孔紧邻信号过孔布置同时应尽量减少信号跨越的层数以降低回路的垂直高度和面积。此外回流过孔需在信号过孔的整个垂直深度范围内均连接至接地平面即便电源过孔处于空闲状态也可能形成短截线引发谐振串扰。若信号过孔附近无缝合过孔电源/接地平面腔体将成为回流路径但其为非理想回流路径。此时信号过孔的能量会通过平面腔体向外辐射不仅会影响被测信号的特性还会通过腔体向其他过孔注入噪声引发串扰。接下来将通过两个案例分别阐述远端缝合过孔对信号自身的影响以及对其他过孔的串扰影响。缝合过孔距离对信号完整性的影响为验证远端缝合过孔的影响设计了两种相似的PCB结构如图20所示该结构为实际设计的简化模型仅用于验证本研究关注的现象。两种PCB均包含一个从顶层转接至第四层的信号过孔且第二、三层均为接地回流平面。第一种结构的缝合过孔与信号过孔的间距为1.4英寸第二种结构的间距则缩小至30mil。图20 - 近/远端缝合过孔的测试架构为分离过孔结构与其他通道效应的影响额外设置了一个对照情况将信号过孔替换为理想短接该情况的结果可作为基线用于对比两种过孔情况的影响。先对三种情况开展频域分析再分析其阶跃响应最后测试2400MT/s速率下的眼图。缝合过孔距离 – 频域分析首先分析信号从发射端Tx到接收端Rx的插入损耗三种情况的结果如图21所示。图21 - 不同过孔结构的插入损耗与无过孔基线情况相比远端缝合过孔情况的插入损耗在多个谐振点出现明显恶化且全频段的损耗均更高这会导致信号的噪声增大、衰减加剧而近端缝合过孔情况的插入损耗与基线情况基本一致。缝合过孔距离 – 时域分析通过分析三种情况的阶跃响应可进一步掌握其时域特性。测试中驱动器的上升时间为75ps接收器为完全匹配传输线阻抗的纯电阻终端。图22为三种情况的上升阶跃响应。远端过孔情况红色波形的振铃最显著近端过孔情况蓝色波形的振铃较小无过孔情况绿色波形无振铃体现了通道的连续性。图22 - 不同过孔结构的阶跃响应近端过孔情况的波形与无过孔情况接近仅在跳变初期存在微小振铃其局部放大图显示初始纹波峰峰值约30mV后续纹波幅值降至数毫伏而远端过孔情况的纹波不仅幅值大且持续时间长该纹波由信号穿过的电源层腔体谐振引发其幅值与电路板尺寸、缝合过孔和信号过孔的间距相关。该纹波对眼图的影响如图23所示。测试的DDR4系统工作在2400MT/s速率下驱动器控制器上升时间为75ps数据码流为PRBS10序列。图23 - 不同过孔结构对眼图的影响无信号过孔情况EH845.01mV近端缝合过孔情况EH825.06mV远端缝合过孔情况EH392.37mV与插入损耗和阶跃响应的结果一致近端缝合过孔情况的眼图与无过孔理想过孔情况接近其眼图开启度远优于远端缝合过孔情况。DDR总线中存在大量过孔若信号层转接区域远离集成电路集成电路下方通常有密集的接地缝合过孔和电源/接地平面去耦电容极易忽视缝合过孔的布置。多信号过孔共用缝合过孔的影响即便信号过孔具备邻近的回流路径若该回流路径被多个信号过孔共用会引发过孔间串扰。此类串扰并非由走线间耦合导致而是通过电源层腔体传递因此可能影响间距较远的信号。图24展示了四个信号共用一个回流路径缝合过孔的结构。这些信号从顶层参考第二层转接至第四层参考第三层缝合过孔用于连接第二、第三参考层即两参考层为同一网络。若两参考层为不同网络则需用去耦电容替代缝合过孔实现参考层的连接。图24 - 多信号过孔共用一个缝合过孔图25为该结构的俯视图选取DQ0端口1至端口2为受害网络其余网络为干扰网络端口2为接收端。走线宽度为8milDQ0与DQ2上方两条走线、DQ3与DQ1下方两条走线的间距为50milDQ0与DQ1中间两条走线的间距为80mil。为隔离过孔间串扰的影响本测试关闭了走线间耦合仅启用过孔间耦合。图25 - 多信号共用缝合过孔的俯视图与前文测试一致先对信号开展频域分析再分三种情况观察受害网络的阶跃响应a. 所有过孔替换为理想短接无过孔情况该情况的结果与干扰信号无关b. 仅受害网络翻转其余干扰网络保持高电平c. 所有干扰网络均翻转。最后在相同三种情况下测试受害网络的眼图。共用缝合过孔 – 频域分析以端口2为受害接收端图26绘制了频域下的远端串扰S25、S23和S27参数。可见在特定频段各干扰网络的串扰幅值可达-20dB即10%的串扰量若干扰网络数量增多串扰的叠加效应会导致更严重的信号恶化。图26 - 共用缝合过孔引发的远端串扰FEXT共用缝合过孔 – 时域分析该现象也可通过阶跃响应或眼图在时域观察两种方法均通过三组测试来体现共用回流路径的影响第一组为所有过孔替换为理想短接无过孔作为基线第二组为仅受害网络DQ0驱动其余三条网络保持高电平第三组为所有信号均翻转验证过孔间串扰的影响。测试中各驱动器的上升时间为75ps各接收器的终端电阻与传输线特性阻抗完全匹配。图27为共用缝合过孔的阶跃响应。所有信号均翻转时红色波形纹波峰峰值61mV由于多信号共用回流过孔串扰最严重仅DQ0驱动时蓝色波形纹波峰峰值34mV虽纹波幅值仅为前者的一半但噪声衰减速度较慢无过孔情况绿色波形无纹波波形完全匹配终端阻抗其波形可在蓝色波形的纹波间隙中观察到。图27 - 共用缝合过孔的阶跃响应相同测试条件下的眼图如图28所示。无信号过孔情况的噪声最小眼高最大仅DQ0翻转时信号仅受非理想回流路径的影响无串扰其眼高较基线情况仅下降18mV当三个干扰网络同时翻转时信号眼高进一步下降119mV该劣化程度在DDR4及更高速率的DDR总线中会严重影响信号传输。图28 - 共用缝合过孔的眼图无信号过孔情况EH850.83mV仅DQ0翻转情况EH714.04mV所有信号翻转情况EH未标注明显低于前两者回流路径过孔影响的检测与缓解回流路径过孔的影响可通过频域和时域两种方式检测。在频域中若包含所有过孔含回流路径精准模型的S参数显示某走线的插入损耗过高或存在尖锐谐振可能是由过孔回流路径问题导致同时S参数若显示异常高的串扰且该串扰与走线物理间距无关则需排查是否为回流路径共用引发的串扰此类串扰的干扰源可能是间距较远的走线。在时域中可对比所有信号翻转与仅受害信号翻转的仿真结果若结果相近说明过孔间串扰不明显若所有信号翻转时的结果显著恶化则表明存在过孔间耦合。采用该方法时需关闭走线间耦合以隔离过孔耦合的影响同时需精准建模所有相关过孔及回流路径。缓解信号过孔回流路径不良的措施主要包含两方面对于任何需要切换参考层的信号过孔均需在其附近布置回流路径。如图14所示回流过孔与信号过孔的间距决定了回路电感减小该间距可有效缓解回流路径的负面影响同时应尽量减少信号跨越的层数降低回路的垂直高度进而减小回路电感。若两参考层为不同网络去耦电容的布置需遵循相同原则其安装结构可参考图15的建议。图29 - DDR通道与SerDes通道的缝合过孔布置对比应避免多个信号过孔集中共用一个缝合过孔理想状态为每个信号过孔配备独立的缝合过孔。由于电路板布局空间有限该要求在部分区域难以实现因此建议在集成电路附近或其他缝合元件密集的区域完成DDR总线的层转接。DDR总线对回流过孔影响的敏感性DDR总线布局的一大挑战在于其包含大量单端信号。与SerDes不同DDR总线难以在每个信号的层转接处都预留缝合过孔的空间。图29对比了DDR与SerDes的缝合过孔布置DDR通道的多个信号红色共用少量缝合元件绿色而SerDes通常为每个信号过孔对配置邻近的缝合元件。这一特点导致DDR通道极易出现缝合过孔缺失或多信号过孔共用少量缝合过孔的情况进而引发信号完整性问题。综合案例分析本节将通过一个简易PCB布局案例如图30所示综合验证前文所述的各类效应。该电路板包含一个控制器和四颗DRAM控制器通过64位数据总线以2400MT/s速率驱动DDR4。图30 - 64位数据宽度的DDR4总线连接4颗DRAM该电路板的层数受限因此布局需做出部分妥协。下文将通过对比启用和禁用电源感知效应的仿真结果量化这些效应的影响程度。测试选取两个信号进行分析一是DQ0属于通道0其走线分布在顶层和第三层第二层为接地层同时作为顶层和第三层的参考平面二是DQ56属于通道7其走线分布在顶层和第八层第八层的参考平面为第七层1.2V电源轨。电路板的叠层结构如图31所示供参考。总厚度61.55mil标注了各层的材料、厚度、铜厚及用途如通道0的参考层为接地层通道7的参考层为1.2V平面图31 - 电路板叠层结构测试模拟读操作DRAM驱动、控制器接收测量控制器端的眼高且眼高的测量区域选取控制器采样信号的眼掩码区域以确保信号具备足够的建立/保持时间裕量。针对两个信号分别分析三类效应的影响SSN含同一驱动器的其他信号、非理想回流路径对信号的影响、非理想回流路径引发的其他信号串扰最后综合对比两个信号的总效应。布局对比首先放大两个信号的局部布局观察其回流路径如图32所示。DQ0左侧的每个信号过孔附近均有多个接地缝合过孔其信号从顶层转接至第三层两层均参考中间的第二层接地平面因此具备优良的回流路径此外尽管并非必需DQ0的信号过孔附近仍布置了密集的接地缝合过孔。DQ56右侧需切换参考层顶层走线参考第二层接地平面第八层走线参考第七层1.2V电源轨因此其回流路径需通过去耦电容和平面电容实现参考层切换。这些去耦电容与信号过孔的距离较远且受空间限制部分电容的过孔引出结构未达到理想状态。图32 - DQ0左与DQ56右及其回流路径回流路径对单信号的影响为验证回流路径对单个信号的影响对比理想回流路径与实际回流路径下两个信号的眼高测试仅让单个信号翻转其余信号保持空闲该情况与前文“缝合过孔距离对信号完整性的影响”案例类似。图33 - 回流路径对单信号的影响对比DQ0理想回流路径EH567.5mVDQ0非理想回流路径EH567.4mVDQ56理想回流路径EH495.57mVDQ56非理想回流路径EH419.03mV如表1所示理想回流路径可精准近似DQ0的实际回流路径其眼高差异小于1mV而DQ56若假设为理想回流路径会高估眼高约75mV。表1 - 理想回流路径假设对单信号的影响回流路径对串扰的影响及SSN的影响为分析回流路径对串扰的影响及SSN的作用将驱动器件的所有信号均作为干扰源。由于被测DRAM为x16规格因此每个测试情况下均有两个通道的信号同时驱动。干扰源包括同一驱动器的其他信号引发SSN和共用回流路径的信号引发回流路径过孔串扰且两类干扰源的信号集合一致DQ0的干扰源为DQ1~DQ15DQ56的干扰源为DQ48~DQ55和DQ57~DQ63。所有信号均以2400MT/s速率驱动独立同步的比特序列测量控制器端DQ0和DQ56的眼高。为区分SSN和回流路径串扰的影响需设定基线情况所有对应DRAM的数据信号均驱动关闭走线间串扰因其与PDN电源感知效应无关但保留封装内串扰同时假设电源为理想源、回流路径为理想路径该情况可捕获所有情况共有的封装寄生参数串扰。随后分别测试仅启用SSN、仅启用实际回流路径、同时启用SSN和实际回流路径三种情况并与基线情况对比。SSN的影响图34展示了SSN对DQ0和DQ56的影响。两个信号及其干扰源均由同规格的x16 DRAM驱动由于该DRAM的PDN设计优良因此SSN对两个信号的影响程度相近如表2所示。图34 - SSN对DQ0和DQ56的影响DQ0无SSN、理想回流、DQ0~DQ15驱动情况EH540.17mVDQ0启用SSN、理想回流、DQ0~DQ15驱动情况EH513.00mVDQ56无SSN、理想回流、DQ48~DQ63驱动情况EH484.21mVDQ56启用SSN、理想回流、DQ48~DQ63驱动情况EH454.25mV表2 - SSN对DQ0和DQ56的影响相对基线过孔间串扰的影响接下来分析过孔间串扰非传统走线间串扰本测试已关闭走线间串扰对两个信号的影响。如图35和表3所示DQ0受邻近信号的影响极小而通道7因回流路径设计不良会产生显著的串扰。图35 - 过孔间串扰的影响DQ0无SSN、理想回流、DQ0~DQ15驱动情况EH540.17mVDQ0无SSN、实际回流、DQ0~DQ15驱动情况EH544.5mVDQ56无SSN、理想回流、DQ48~DQ63驱动情况EH484.21mVDQ56无SSN、实际回流、DQ48~DQ63驱动情况EH351.13mV表3 - 过孔间串扰的影响注该情况同时包含回流路径阻抗不连续性和回流路径共用引发的串扰相比前文“多信号过孔共用缝合过孔的影响”案例其覆盖的效应更全面。综合效应图36和表4展示了电源感知分析的综合影响。图36 - 电源感知分析的总效应DQ0无SSN、理想回流、DQ0~DQ15驱动情况EH540.17mVDQ0启用SSN、实际回流、DQ0~DQ15驱动情况EH511.87mVDQ56无SSN、理想回流、DQ48~DQ63驱动情况EH484.21mVDQ56启用SSN、实际回流、DQ48~DQ63驱动情况EH339.61mV表4 - 电源感知分析的总效应SSN非理想回流路径上述结果表明若设计具备稳健的布局、可全频段为驱动器供电的优质PDN以及设计优良的参考平面则信号与PDN的相互作用影响极小此时在系统仿真中纳入PDN的额外工作量可能无需投入但若PDN存在缺陷若不开展电源感知分析将无法发现其对信号的影响。此外该数据也验证了先通过设计规则检查器如DRC验证工具验证设计的价值。综合结果表5汇总了前文所有测试的结果。表5 - 测试结果汇总对DDR5的启示尽管前文案例基于DDR4但随着数据速率提升相关问题会愈发突出。本研究针对该设计开展了4000MT/sDDR5的低速率档位的测试验证。本测试未采用均衡技术且在所有前文所述的效应中仅单信号回流路径对自身的影响可通过判决反馈均衡DFE缓解其余由外部噪声源引发的效应采用判决反馈均衡DFE、前馈均衡FFE和连续时间线性均衡CTLE的缓解效果有限。需注意的是本测试所用驱动器的设计目标速率为3200MT/s因此4000MT/s下的结果仅用于展示高频下电源感知分析影响的趋势不具备实际数值精度。此外DDR5的眼图指标尚未公开本测试统一选取眼图中心作为眼高测量位置以确保结果的一致性。图37 - 4000MT/s速率下的电源感知效应DQ0 4000MT/s、无SSN、理想回流、DQ0~DQ15驱动情况EH612.61mVDQ0 4000MT/s、启用SSN、实际回流、DQ0~DQ15驱动情况EH514.26mVDQ56 4000MT/s、无SSN、理想回流、DQ48~DQ63驱动情况EH542.02mVDQ56 4000MT/s、启用SSN、实际回流、DQ48~DQ63驱动情况EH345.16mV表6 - 4000MT/s速率下电源感知的综合影响SSN非理想回流路径可见高频下电源感知分析的影响显著高于低频4000MT/s仅为DDR5的低速率档位更高数据速率下PDN的影响会进一步加剧。总结上文阐述了PDN与SI相互作用的多种机制。尽管不同场景下的缓解方案如低电感电容安装、在需求位置附近布置缝合元件等存在共性但其根本成因差异显著。深入理解这些成因与影响可有效提升系统整体性能、优化设计、完善分析与调试流程。历史文章精选电源PDN网络在不同激励pattern下SSN响应及信号抖动的影响2025-04-06DDR4全链路电源SSN及对信号质量的影响2024-07-16高速接口IO片上SSN分析方法2024-06-29四种编码的噪声性能比较ENRZ、NRZ、PAM3与PAM42025-11-05基于FC-POP封装的DIE-PKG-PCB SIPI电性能协同设计分析2025-10-05LPDDR5 IO接口同步开关噪声的深度分析2025-07-21HBM2电源PDN设计及PSIJ仿真2025-03-20针对Chiplet芯片的信号和电源完整性设计的一些思考2025-02-21