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SDRAM接口设计中等长规则极其复杂且严格同一字节通道内的所有数据线需要等长数据信号与对应的数据选通信号之间需要等长而地址命令控制信号组内部也需要等长但它们与数据组之间的长度要求可能不同。对于PCI Express、SATA等高速串行差分信号等长要求则主要体现在差分对内部的两条单端线之间这是为了保持差分信号的完整性避免共模噪声。此外随着信号速率进入更高领域仅关注总长度相等可能还不够还需考虑因过孔、测试点、连接器引入的额外延迟差异此时“等时”的概念比单纯的“等长”更为精确需要借助仿真工具来验证。关于等长主要在DDR内存中与等时相对等长动态等长静态等长https://www.cnblogs.com/Snowden/p/15765482.html1.Total Etch Length总的走线长度是用来约束一根线或者一组线总的最大最小长度。2.Min/Max Propagation Delays最大最小传播延时其实跟Total Etch Length一个意思因为延时也能通过长度来衡量只不过这项多了一个pin delay。3.Relative Propagation Delay相对传输延迟这项是我们平常用的最多的一项等长规则首先这项约束针对的是一组线以某一根线为基准其他走线长度和基准的差别必须在一个范围内4.Differential Pair差分对用来约束差分对内等长差分对内等长要求总结如下1.差分对内整体控制等长5mil2.如果有换层每一层的走线差分对内控制等长5mil考虑不同层传输延时的差别3.大于5G的高速串行总线考虑实时等长也就是当走线的偏差大于25mil的时候必须在600mil以内进行补偿可以反向拐角来补偿也可以按照3W规则小波浪绕线补偿4.Break out区域偏差可以放大到30mil不等长的范围可以增加到800mil如果换层每层走线之间的不等长偏差也从5mil加大到10mil。第1点、可以直接通过Static Phase来进行约束实际上我们平常所处理的差分对内等长设的都是静态规则只要保证整体等长即可。至于是绕大波浪还是小波浪在哪儿绕波浪这些都还是有讲究的有些同学处理等长的时候虽然满足了静态规则的要求但是提交上来的等长依然不合格大多都是波浪没处理好的原因由于篇幅关系我们后面再来介绍。相对等长动态等长静态等长 - 这人很有趣 - 博客园https://www.cnblogs.com/Snowden/p/15765482.html列举下自己做过的或者认可的等长设计要求之前的部分答复如下1、 等长从来都不是目的系统要求的是等时……2、 除了差分对内的等时是为了相位之外绝大多数的等时都是为了时序3、 为了时序而绕线就一定要搞通时序关系看懂时序图把时序问题简单讲清楚是一个巨大的挑战高速先生的精神就是迎难而上前仆后继。我的目标是不给大家看复杂的时序图也不引用什么比喻联想让大家简单理解时序。共同时钟总线的时序特点是时钟的上一个边沿发送芯片打出数据然后在下个时钟边沿接收芯片接收数据。为了简化后面的理解假定时钟达到驱动端和接收端的时间一致也就是时钟线等长这也是最常规的设计思路。影响时序的因素有TcoTskewTjitterTcrosstalk……看起来很复杂简单来说只要满足两个条件即可达成时序要求1、 一个时钟周期之内数据要完成从驱动端发出到达接收端并有足够的建立时间2、 第二个数据来到之前前一个数据要有足够的保持时间满足条件1就要求Tclk能包容数据到达所需的是所有时间这些时间包括了数据输出延时Tco数据飞行时间Tflighttime数据保持时间要求Tsu以及所有七七八八影响时序的因素TcrosstalkTjitter……并且所有这些因素都要取最恶劣情况。TPCB skewTclock skew Tjitter Tco data Tflt data TsetupTcycle满足条件2就是下个数据最快会在最小数据输出延时Tco min加上最小数据飞行时间Tflighttime min之后达到数据必须在下个数据达到之前有足够的保持时间。Tco data Tflt data Tclock skewTpcb skewThold真正设计的时候我们需要从器件手册查找相应的数据来进行时序计算。从理解角度来说却不用那么复杂。p styletext-align: center;0.3nsTfly time0.7ns上图是一个实际案例计算后的结果我们从中只要看懂两个事情一、共同时钟总线时序关系随着TClk的减小难度急剧加大。33M、66M的共同时钟总线适度关注拓扑结构和端接来保证信号质量就够了不需要任何绕线。100M以上的共同时钟总线时序开始变得紧张133M以上的系统建议一定要做时序分析否则风险很大。二、共同时钟总线时序是对总长的要求不是等长借用Cadence Allegro的规则管理器来解释共同时钟总线最合适的电子规则是Total Etch Length而不是我们常用的各种Propagation Delay。注100M或者133M以上的时候由于时序非常紧张有可能通过控制外部时钟Skew布线或者调整寄存器的方式来调节时序这时对以上不等式两边进行调整的过程中会涉及到总长的差异问题。但是也还是用Total Etch Length的规则来约束设计而不是Propagation Delay1、共同时钟总线时序关系随着速率增加时钟周期减小设计难度增加2、共同时钟总线时序是对总长的要求一般情况下可以理解为尽量走短没有等长要求。3、如果因为时序调整的原因需要绕线的时候尽量保证长线不要绕的更长4、100M以上的共同时钟总线建议进行时序计算避免风险源同步总线时序上一篇《PCB设计十大误区-绕不完的等长二》文章不知道大家有没有看晕了讲时序确实是吃力不讨好哈。看看上一篇文章大家的回复南昌米粉-萝卜妈最大还是受限于Tco一般2点几个ns速率越高时序越难满足所以共同时钟就升级为源同步信号时钟从同一个芯片发出。绝对零度主要因素是时钟的串扰数据的Tco难以减小。解决方法就是使用源同步时钟系统和差分时钟。典型应用就是DDR。山水江南共同时钟总线的数据时长与时钟时长不匹配还受时序偏差最大的通道影响如时钟偏差、数据偏差、Jitter、串扰等。使用源同步时钟让时钟和每Bit数据一起发送消除时钟和数据的偏差。Erick随着频率的提高共同时钟的限制因数有如下时钟到达两个芯片的clock skew数据中各个data的skew以及clock和data之间的skew越来越难控制. 采用源同步时钟可以有效解决clock skew而且clock 和data采用组内差分走相同路径也可以解决clock和data之间skew. 但是源同步受限与clock频率的提高来提升带宽这样就要讲讲内嵌时钟的大serdes了。上期问题影响共同时钟总线速率提升最关键的因素有哪些行业是怎么解决这个问题的提示内同步时钟和源同步时钟重点的1.影响共同时钟时序很重要的一个因素是较大的Tco当然飞行时间也是一个问题。2.由于芯片工艺因素以及适当的保持时间需求Tco不能太小通常都在3ns以上甚至有的Tco max达到5.4ns这时候如果时钟速率在133M以上一个时钟周期的时间基本被Tco吃掉了。3.综上因素共同时钟总线速率很难提升到200M以上其实行业公认共同时钟总线速率在133M以上的时候设计难度已经非常大了。Tco是影响共同时钟总线速率的重要因素那么有什么办法可以解决这个问题呢工程师的创新力是无穷的解决办法也非常简单不再用外部时钟来同步数据了而是时钟和数据一起往前走。你数据发出有Tco延时我时钟发出照样有Tco延时于是两个Tco就抵消了。晕了我们看图说话如下图所示:1.CLK触发之后经过一个相同的Tco延时数据和Strobe信号一起发出2.数据和Strobe信号经过同样的Flight Time达到接收端3.接收端根据Strobe信号来对数据进行采样需要满足建立保持时间这样的方式就是源同步时序总线由于Strobe和Data一起出发一起行动解决了时钟触发的延时Tco问题也一起克服路上遇到的艰难险阻T Flight Time。这个方式是不是很像生活中理想的夫妻模式呢这种情况下走线的长短已经不是问题了反正我们步调一致。对了关键就是步调一致反映到走线就是尽量等长。再次借用Cadence Allegro的规则管理器来解释源同步时钟总线最合适的电子规则就是我们常用的Propagation Delay啦。如果我们把源同步时钟总线比喻成夫妻生活步调一致一起克服困难那么返回头看看共同时钟总线是不是可以理解为恋爱时候的关系呢虽然男女之间的目的是一致的都是到达接收端结婚然后有一定的裕量生活。但是由于没有达成信任与默契需要更多的外部条件来协调。然后女生对男生说不管你有多好基本条件房子车子是要满足的这就是Total Etch Length的要求你必须满足一个最大最小的范围条件。DDR3/DDR4时序关系概述DDR是典型的源同步时序我们就以DDR3为例详细说明下DDR设计需要满足的时序关系。上文说到源同步时钟的目标就是Strobe和Data一起到达然后满足到达之后的建立保持时间关系。按照这个目标只要Strobe和Data等长设计好像DDR的速率提升就不是什么问题了。不去说什么能不能跑到10Gbps或者更高速率至少在DDR3的1600Mbps不会有什么困难。总共一两百皮秒的建立保持时间需求就算加上derating的数据对于1.25ns的Tck来说好像都不会有任何问题。但是下面这张表格告诉我们源同步时序系统速率提升之后除了Tck变小会让时序裕量变小之外还有更多其他因素会影响时序。码间干扰ISI数据线之间的串扰Crosstalk还有同步开关噪声SSN等都会吃掉大量的时序裕量。所以在设计中我们要遵循下面的分组等长原则DDR3的DQS和CLK不需要用绕线等长的方式来控制时序而是通过芯片内部的读写平衡功能我们在DDR3系列文章中已经多次提出来了PCB设计十大误区-绕不完的等长_pcb 布线等长 弯度怎么算-CSDN博客下面是PCB设计时的等长要求在实际的PCB布局布线中满足等长要求是一场与空间、层叠和干扰约束的博弈。设计师通常在完成关键元器件放置和大致布线规划后才会着手精细的长度匹配。这个过程往往需要通过添加蛇形线来实现——即有意将较短的走线绕成蜿蜒曲折的形状以增加其电气长度从而与同组内较长的走线对齐。蛇形线的走法大有讲究它的振幅、间距需要被精心控制过紧的耦合可能引入不必要的串扰不规则的形状可能影响阻抗连续性。现代专业的电子设计自动化工具提供了强大的等长布线功能能够实时显示走线长度并允许设计者设定目标长度和公差范围自动或半自动地协助完成蛇形线的添加。但工具并非万能设计师的经验判断依然不可或缺例如需要优先保证关键信号的最短路径在哪些区域适合进行长度补偿以及如何避免在匹配长度时破坏电源完整性和电磁兼容性。为了满足某一组所有信号线的总长度满足在一个公差范围内通常要使用蛇形走线将总长度较短的信号线绕到与组内最长的信号线长度公差范围内这个用蛇形走线绕长信号线的处理过程就是我们俗称的 PCB 信号等长处理。等长的目标是为了满足同组信号的时序匹配要求。绕等长是高速PCB设计中的一个常见操作但是很多工程师并不清楚为什么要绕等长也不清楚到底哪些信号需要绕等长目的在传输线基础知识一文中我们提到传输线是存在延时的所以如果传输线不等长那么信号在PCB上的延时也将不同。如果两根信号有时序要求(如CLK和DATA)那么由传输线不等长引入的时差就有可能导致时序错误从而造成通讯或传输的数据错误。因此绕等长的目的就是为了减小信号的传输时差(或者说为了信号等时)。时序要求现在我们知道绕等长就是为了满足时序要求那么哪些信号有时序要求呢我们先了解下信号传输的4种基本方式异步(内时钟同步)传输两个IC或设备以各自的时钟为参考时钟通过计时机制或握手机制进行数据传输的一种通信方式。共同时钟(外时钟)同步传输两个IC使用同一个外部时钟作为参考时钟进行数据传输的一种通信方式。源同步传输发送端同时发送时钟和数据信号接收端根据发送端提供的时钟提取出数据的一种通信方式。时钟数据恢复方式发送端只发送数据接收端从数据信号中同时提取数据与时钟的一种通信方式。异步传输方式的信号对时序无要求所以也就不存在绕等长的要求。共同时钟同步传输方式的信号传输速率一般都较低(300Mbps以下)对时序的要求不严苛一般情况下不需要等长绕线如果信号传输速率大于100Mbps或者PCB空间不紧张的情况下也可以做绕等长处理但是需要注意绕线长度不要太长。源同步传输方式的时钟和数据是同时从发送端传输到接收端对信号时序的要求最高如果时钟和数据存在时差就会导致采样点发生偏移严重时数据提取错误。时钟数据恢复方式传输的信号时钟和数据是共同传输的不存在传输时差。我们就只要了解哪些信号的传输方式是源同步传输即可。需要绕等长的信号DDR首先可以想到的就是DDR信号(DDR是最常见的源同步传输方式的信号之一)DDR中所有的控制线和地址线都是在CK上升沿与CK#下降沿的交叉处被采样而数据线与其对应的DQS、DQS#(数据选通)信号同步。DQS、DQS#为数据选通(锁存)信号双沿有效写数据时输入信号沿与数据中心对齐读数据时输出信号沿与数据边沿对齐。以16bit DDR为例其一共可以分为三组来做等长处理第一组CLK/CLK#、地址线与所有的控制线第二组D0~D7、DQS0、DQM0第三组D8~D15、DQS1、DQM1eMMC SDIO其次就是eMMC总线和SDIO总线在这两种总线中DATA信号和CMD信号都是与CLK同步。所以eMMC总线和SDIO总线中DATA信号、CMD信号和CLK信号需要一起做等长处理支持HS400的eMMC总线还有DATA Strobe信号也需要和数据线做等长。媒体独立接口(MII)MII是媒体访问控制(MAC)子层和物理层(PHY)之间的接口从媒体独立接口(Media Independent Interface)一文中我们可知MII总线一般分为两部分(Tx和Rx)TX数据线与TXCLK信号保持同步RX数据线与RXCLK信号保持同步。所以MII总线的等长处理可以分为两组第一组TXD[0:3]、TX_CLK第二组RXD[0:3]、RX_CLK同理RMII、GMII、RGMII、XGMII都需要分成两组做等长处理。HDMI在HDMI 2.1之前HDMI有三对差分数据线和一对CLK信号但是这组CLK信号只是作为参考信号在接收端倍频用于数据信号的采样传输时并不与数据信号同步。所以在HDMI2.1之前只要保证三对数据线绕等长即可(实际根据HDMI协议规定HDMI 2.0的对间Skew可以允许最大2000mil就算不绕等长也基本不会有问题)。而对于HDMI 2.1由于其采用了时钟数据恢复技术不会存在时差所以可以不用绕等长。不需要绕等长的信号根据上面的描述我们也可以总结出不需要绕等长的信号有UART(低速信号线异步传输方式)SPI(低速信号线)I2C(低速信号线)Nand Flash并行总线(低速信号线)XAUI(高速信号总线时钟数据恢复技术)USB(高速信号总线时钟数据恢复技术)PCIE(高速信号总线时钟数据恢复技术)HDMI 2.1(高速信号总线时钟数据恢复技术)SATA(高速信号总线时钟数据恢复技术)MDI接口(网口)(高速信号总线时钟数据恢复技术)高速PCB设计Allegro等长设置终极指南-凡亿PCBPCB设计中常见的走线等长要求 - 知乎等长调节 | 嘉立创EDA专业版用户指南Allegro-设置差分对-走线/等长规则_allegro差分对组间等长-CSDN博客走线等长是连接理想电路原理图与稳定现实硬件产品的一座关键桥梁。它超越了简单的连接性任务深入到对信号在时间维度行为的深刻理解。一个优秀的PCB设计工程师不仅会机械地遵循规则中给定的长度公差数值更会探究其背后的时序预算来源理解特定接口协议的物理层规范并能根据实际的板级情况做出合理权衡。在日益追求高性能与高可靠性的电子设备中对走线等长的精确掌控正如同一位指挥家对乐团各声部的精准协调虽不总是处于聚光灯下却是最终呈现和谐完美乐章不可或缺的基石。